CLK
register
Enable
CLK
DQ
delay
register
CE
registers registers
Power
down
DATA [35:0]
OE
ZZ
FT
CLK CLK
DATA [31:0]
Selection guide
–166
Minimum cycle time 6
Maximum clock frequency 166
Maximum pipelined clock access time 3.5
Maximum operating current 475
Maximum standby current 130
3/22/01; v.1.0 Alliance Semiconductor
*
Pentium
®
is a registered trademark of Intel Corporation. NTD™ is a trademark of All
the property of their respective owners.
Maximum CMOS standby current (DC) 30
DQP
d
/NC 30 51 DQP
a
/NC
LB
O
A5 A4 A3 A2 A1 A0
NC NC V
SS
V
DD
NC NC
A10 A11 A12 A13 A14 A15
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
A16
Note: Pins 1,30,51,80 are NC for ×32
–150 –133 –100 Units
6.7 7.5 10 ns
150 133 100 MHz
3.8 4 5 ns
450 425 325 mA
110 100 90 mA
Single register “Flow-through” mode
Dual-cycle deselect
- Single-cycle deselect also available (AS7C33128PFS32A/
AS7C33128PFS36A)
Pentium®
*
compatible architecture and timing
Logic block diagram
Q0
Q1
128K × 32/36
Memory
array
Burst logic
CLK
CLR
CE
Address
DQ
CE
CLK
DQ
d
CLK
DQ
Byte write
registers
register
DQ
c
CLK
DQ
Byte write
registers
DQ
b
CLK
DQ
Byte write
registers
DQ
a
CLK
DQ
Byte write
registers
Enable
DQ
Output Input
4
36/32
171517
17
GWE
BWE
BW
d
ADV
ADSC
ADSP
CLK
CE0
CE1
CE2
BW
c
BW
b
BW
a
A[16:0]
LBO
OE
36/32
30 mW typical standby power in power down mode
NTD™
*
pipeline architecture available
(AS7C33128KNTD32A/ AS7C33128NTD36A)
Pin arrangement
DQP
c
/NC
DQ
c
DQ
c
V
DDQ
V
SSQ
DQ
c
DQ
c
DQ
c
DQ
c
V
SSQ
V
DDQ
DQ
c
DQ
c
FT
V
DD
NC
V
SS
DQ
d
DQ
d
V
DDQ
V
SSQ
DQ
d
DQ
d
DQ
d
DQ
d
V
SSQ
V
DDQ
DQ
d
DQ
d
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
DQP
b
/NC
DQ
b
DQ
b
V
DDQ
V
SSQ
DQ
b
DQ
b
DQ
b
DQ
b
V
SSQ
V
DDQ
DQ
b
DQ
b
V
SS
ZZ
DQ
a
DQ
a
V
DDQ
V
SSQ
DQ
a
DQ
a
DQ
a
DQ
a
V
SSQ
V
DDQ
DQ
a
DQ
a
100
99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
A6 A7 CE0 CE1 BW
d
BW
c
BW
b
BW
a
CE2 V
DD
V
SS
CLK GW
E
BW
E
OE AD
SC
AD
SP
AD
V
A8 A9
NC
VDD
TQFP 14 × 20 mm
March 2001
®
AS7C33128PFD32A
AS7C33128PFD36A
3.3V 128K × 32/36 pipeline burst synchronous SRAM
Features
• Organization: 131,072 words × 32 or 36 bits
Fast clock speeds to 166 MHz in LVTTL/LVCMOS
Fast clock to data access: 3.5/3.8/4.0/5.0 ns
Fast OE access time: 3.5/3.8/4.0/5.0 ns
Fully synchronous register-to-register operation
Asynchronous output enable control
Economical 100-pin TQFP package
Byte write enables
Multiple chip enables for easy expansion
3.3 core power supply
2.5V or 3.3V I/O operation with separate V
DDQ
Copyright © Alliance Semiconductor. All rights reserved.
P. 1 of 11
iance Semiconductor Corporation. All trademarks mentioned in this document are
30 30 30 mA